Verilogでtildaと!の違い


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  • boolean logic - What is the difference between Verilog ! and ~? - Stack Overflow
  • エクスクラメーションマーク exclamation mark !を使う場合
    • 例えば !xだと
    • xがゼロ以外の場合は !xはゼロまたはfalseになる
    • xがゼロの場合は 1(one) または trueになる
    • つまりエクスクラメーションマークはbooleanの論理否定になる
  • チルダ tilda ~を使う場合
    • 例えば16bitの x == 0xA5A5 があった場合
    • !x == 0x5A5A となる
    • つまり、チルダはビット反転になる
  • おそらく、2進数だとどちらも結果は変わらないが、2進数より大きい進数のときに違いが出てくる(たぶん)

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